【已解决】关于dc 读取.v文件

puxiancheng · 发表于 2020-6-21 11:04:20

Roysunal 发表于 2020-6-19 20:34
我原来core.rtl文件里定义了一个rtl.list包含所有的.v，然后analyze调用rtl.list效果应该一样的吧。我刚 ...

不用行结束的 \

Roysunal · 发表于 2020-6-23 11:08:18

puxiancheng 发表于 2020-6-21 11:04
不用行结束的 \

感谢你的回复，我后来又用core下面的子模块综合了一下，发现了同样的问题，在report_design中没有找到cant find的模块，然后我在general目录（存放通用verilog模块供整个soc公用）的.v文件中，找到了cant find 的模块，和原来子模块.v一起综合，link通过了，问题暂时解决了。

Eric.J.Zhou · 发表于 2022-2-3 17:31:34

楼主大大，最后是怎么解决的？方便分享一下dc的脚本文件吗？万分感谢！！！

Roysunal · 发表于 2022-2-19 11:33:39

Eric.J.Zhou 发表于 2022-2-3 17:31
楼主大大，最后是怎么解决的？方便分享一下dc的脚本文件吗？万分感谢！！！ ...

跟dc脚本没关系，是.v读的不全的原因。

tariya321 · 发表于 2023-11-26 10:29:38

Roysunal 发表于 2020-6-23 11:08
感谢你的回复，我后来又用core下面的子模块综合了一下，发现了同样的问题，在report_design中没有找到can ...

感谢楼主大大，我这次跑综合发现了类似的问题，DC貌似对一个.v file里的后几个module无法识别

懒惰的小黑熊 · 发表于 6 天前

您好，我想咨询一下您在elaborate时遇到卡住退出的情况吗，不知道为何我前面都对，但是会突然卡组

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