高频时钟驱动电路

220194952 · 发表于 2020-6-4 00:04:48

我用的tsmc 0.18um工艺，做了一个pll能够输出1GHz—2GHz的时钟信号，想驱动一个20pf左右的电容，用反相器驱动亲测不行，请问各位大佬有什么好办法。能给我提供一个驱动大电容负载的电路结构吗?

220194952 · 发表于 2020-6-4 08:02:37

顶一下

220194952 · 发表于 2020-6-4 13:54:32

再顶一下

miracle_zhang · 发表于 2020-6-4 15:42:30

要想驱动大电容负载的话，选择一个输出阻抗较小的结构就可以了。

220194952 · 发表于 2020-6-4 20:40:11

miracle_zhang 发表于 2020-6-4 15:42
要想驱动大电容负载的话，选择一个输出阻抗较小的结构就可以了。

大佬能不能给个结构，看了好久的论文，也没找到这样功能的电路

sea11038 · 发表于 2020-6-4 22:07:18

2GHz频率，20pF的负载电容是不是太大了。这个理论分析不难吧，I=C*dv/dt，C是负载电容；dv基本就是电压摆幅范围了，CMOS电平就是0到电源电压或电源电压到0；dt是沿上升/下降时间，2GHz周期500ps，上升/下降时间粗略些控制到周期10%也就是50ps，这样也能粗略估算出需要多大的驱动电流了，基本不现实吧，是你自己空想出来的负载电容值么？

220194952 · 发表于 2020-6-5 08:04:22

sea11038 发表于 2020-6-4 22:07
2GHz频率，20pF的负载电容是不是太大了。这个理论分析不难吧，I=C*dv/dt，C是负载电容；dv基本就是电压摆幅 ...

不是的，是实际需求，最少也要能驱动10pf

nanke · 发表于 2020-6-5 09:49:40

220194952 发表于 2020-6-5 08:04
不是的，是实际需求，最少也要能驱动10pf

没有其他要求吗？或是由什么用途？可以考虑cml buffer或其它阻抗低的电路，参考楼上的计算，需要限制输出摆幅以减小功耗，即使这样电流也要数mA~数十mA。

miracle_zhang · 发表于 2020-6-5 10:16:50

这篇论文是CML buffer，也是基于.18um工艺，可以参考一下，我也学习一下

220194952 · 发表于 2020-6-5 14:38:08

miracle_zhang 发表于 2020-6-5 10:16
这篇论文是CML buffer，也是基于.18um工艺，可以参考一下，我也学习一下

好的，谢谢。我学习一下

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