extract_icl出错！！

Rm_win · 发表于 2020-6-3 11:29:03

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The ScanInPort 'tdi' on ICL-attributed design instance "tessent_tap_main_inst" , module "tessent_tap_main" does not trace to any primary or ICL module port.
either no structural connection exists, or the path is blocked.请问大神们这个问题怎么解决？跪求！！

classfor · 发表于 2020-6-3 20:19:45

看下生成的网表是否实际相连，结合gui可以确认，如果相连，有可能是是你的cell verilog描述tessent不认，得改下。

Rm_win · 发表于 2020-6-4 10:30:50

classfor 发表于 2020-6-3 20:19
看下生成的网表是否实际相连，结合gui可以确认，如果相连，有可能是是你的cell verilog描述tessent不认，得 ...

感谢！！

无声告白 · 发表于 2020-11-13 19:53:14

最好是打开gui 看一下，可能是mode signal 不能传过来，需要设置pin constrain

xiaocheng12345 · 发表于 2021-11-27 17:09:01

出现一样问题，你解决了嘛，怎么改的

Jigh · 发表于 2022-7-7 16:43:27

xiaocheng12345 发表于 2021-11-27 17:09
出现一样问题，你解决了嘛，怎么改的

出现一样问题，你解决了嘛，怎么改的

Isaac_V · 发表于 2022-7-14 14:04:05

无声告白发表于 2020-11-13 19:53
最好是打开gui 看一下，可能是mode signal 不能传过来，需要设置pin constrain

Hi 大神想问一下，我打开gui发现X从tmb的模块传过来，这部分应该怎么设定啊？

gaishiqicai · 发表于 2022-10-21 16:16:51

请问最终怎么解决的呢

gaishiqicai · 发表于 2022-10-21 16:18:02

Jigh 发表于 2022-7-7 16:43
出现一样问题，你解决了嘛，怎么改的

出一样的问题，请问最终怎么解决呢

chengtwa · 发表于 2022-12-9 20:39:09

本帖最后由 chengtwa 于 2022-12-9 20:44 编辑

马克

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