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[求助] extract_icl出错!!

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发表于 2020-6-3 11:29:03 | 显示全部楼层 |阅读模式

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The ScanInPort 'tdi' on ICL-attributed design instance "tessent_tap_main_inst" , module "tessent_tap_main" does not trace to any primary or ICL module port.
either no structural connection exists, or the path is blocked.请问大神们这个问题怎么解决?跪求!!
发表于 2020-6-3 20:19:45 | 显示全部楼层
看下生成的网表是否实际相连,结合gui可以确认,如果相连,有可能是是你的cell verilog描述tessent不认,得改下。
 楼主| 发表于 2020-6-4 10:30:50 | 显示全部楼层


classfor 发表于 2020-6-3 20:19
看下生成的网表是否实际相连,结合gui可以确认,如果相连,有可能是是你的cell verilog描述tessent不认,得 ...


感谢!!
发表于 2020-11-13 19:53:14 | 显示全部楼层
最好是打开gui 看一下,可能是mode signal 不能传过来,需要设置pin constrain
发表于 2021-11-27 17:09:01 | 显示全部楼层
出现一样问题,你解决了嘛,怎么改的
发表于 2022-7-7 16:43:27 | 显示全部楼层


xiaocheng12345 发表于 2021-11-27 17:09
出现一样问题,你解决了嘛,怎么改的


出现一样问题,你解决了嘛,怎么改的
发表于 2022-7-14 14:04:05 | 显示全部楼层


无声告白 发表于 2020-11-13 19:53
最好是打开gui 看一下,可能是mode signal 不能传过来,需要设置pin constrain


Hi 大神想问一下,我打开gui发现X从tmb的模块传过来,这部分应该怎么设定啊?
发表于 2022-10-21 16:16:51 | 显示全部楼层
请问最终怎么解决的呢
发表于 2022-10-21 16:18:02 | 显示全部楼层


Jigh 发表于 2022-7-7 16:43
出现一样问题,你解决了嘛,怎么改的


出一样的问题,请问最终怎么解决呢
发表于 2022-12-9 20:39:09 | 显示全部楼层
本帖最后由 chengtwa 于 2022-12-9 20:44 编辑

马克
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