FPGA WFI

lutj_1101

最近对MPSOC进行WFI测试，发现一个问题是：当3个Core(1~3)都处于等待中断以后（执行了WFI）,对于同一中断的响应时间不一，即响应中断后立即读全局计数器，发现读出的数据相差160ns~170ns，亦即相差近20条指令执行时间，请大V指点？如何做到同步？

abeey

你指的同步是啥意思？ 3 个 core 必须同时开始处理，还是必须同时处理完毕？

完全一个时间点执行是不可能的，一个 cache miss 或者跳转就差的远了。及时 CPU core 能够同时相应，你的全局计数器也不能并行相应三个请求，差 20 个 clock 估计在总线访问的顺序执行上。不知道你的中断处理怎么做的，这个量级也可能是 L1 cache miss L2 cache hit。

lutj_1101

abeey 发表于 2020-6-1 09:33
你指的同步是啥意思？ 3 个 core 必须同时开始处理，还是必须同时处理完毕？

完全一个时间点执行是不可能 ...

我这里指的同步是同时开始同时结束。执行的程序是完全相同的。同步目的是可靠性要求。
WFI是同步开始。如果执行的程序是相同的，则也应是同时结束。

lutj_1101

lutj_1101 发表于 2020-6-1 18:10
我这里指的同步是同时开始同时结束。执行的程序是完全相同的。同步目的是可靠性要求。
WFI是同步开始。如 ...

我这里不进行中断处理。
WFI只是利用中断同步启动CPU执行。

abeey

lutj_1101 发表于 2020-6-1 18:10
我这里指的同步是同时开始同时结束。执行的程序是完全相同的。同步目的是可靠性要求。
WFI是同步开始。如 ...

同时开始个概率会比较高，同时结束的概率非常低，需要用自旋锁之类的来保证同步。

及时程序执行的一样，硬件上执行时间也是不同，会有 cache miss，会有跳转预测 miss，如果读取外部寄存器会有总线竞争，至少到某个桥的地方有竞争，需要变成顺序。

lutj_1101

abeey 发表于 2020-6-3 20:47
同时开始个概率会比较高，同时结束的概率非常低，需要用自旋锁之类的来保证同步。

及时程序执行的一样， ...

目前使用WFI能够基本做到3核同步，就如你所说，读全局计数器不能做到完全同步，但随后的读数分析表明基本可实现步长相等，但偶尔有步长差，但差值最大为2。

abeey

lutj_1101 发表于 2020-6-4 18:04
目前使用WFI能够基本做到3核同步，就如你所说，读全局计数器不能做到完全同步，但随后的读数分析表明基本 ...

你的中断不做其他的事情？随着做的事情越来越多，所需要的时间就会差别越来越大。

lutj_1101

abeey 发表于 2020-6-5 11:28
你的中断不做其他的事情？随着做的事情越来越多，所需要的时间就会差别越来越大。
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中断事务由主核core0承担，同步核用于可靠性。