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查看: 4698|回复: 6

[求助] 想问下finesim+vcs可以混合仿真cdl+verilog网表么?

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发表于 2020-5-28 16:33:30 | 显示全部楼层 |阅读模式

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想用finesim+vcs进行混仿,模拟有4个cdl文件,是不同的人做的,top级的综合是数字人员写的代码,由PR综合后,生成.v文件现在想用PR的.v文件+cdl文件+标准单元cdl文件和IO标准单元cdl文件合起来进行top级的仿真
方法想了以下几种:
1.把.v文件用v2s指令转换成spice网表,但是转换后的单元PIN顺序和其他几个cdl文件的PIN顺序对不上,那么就不能仿真
2.采用finesim+vcs进行混合仿真,研究了很多教程和实例,都无法顺利仿起来
想问一下用过finesim的朋友,可以用finesim+vcs进行cdl+verilog的数模混仿么?
发表于 2020-5-28 16:44:46 | 显示全部楼层
pin 顺序对不上,就手工改对上。我就这个笨办法来做的
 楼主| 发表于 2020-5-28 17:05:44 | 显示全部楼层


vopor 发表于 2020-5-28 16:44
pin 顺序对不上,就手工改对上。我就这个笨办法来做的


太多了,所有数字标准单元的pin顺序都对不上,挨个改一遍太费时间了,所以一直想找快捷简单的方法,让软件自动对一遍


发表于 2020-5-28 17:56:37 | 显示全部楼层
用hsim和vcs试过,可以。感觉finesim应该也一样吧?这个没试过。
发表于 2020-5-29 15:41:28 | 显示全部楼层
finesim+vcs是做spice+verilog仿真的,如你的cdl文件是兼容spice格式的那种就没问题.
 楼主| 发表于 2020-6-1 10:54:40 | 显示全部楼层


hitzhabc 发表于 2020-5-28 17:56
用hsim和vcs试过,可以。感觉finesim应该也一样吧?这个没试过。


哦,那估计可以的,好吧,我继续试试
发表于 2024-1-3 17:27:46 | 显示全部楼层
thansk
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