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[求助] DRC报LU_4_NTAP/LU_4_PTAP，但已经插入tapcell，而且tapcell的间隔已经确认没问题

发表于 2020-5-18 16:27:52 | 显示全部楼层 |阅读模式

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使用的是SMIC55的工艺做数字模块，在查DRC的时候报了几个LU_4_NTAP/LU_4_PTAP的错误，已经插入tapcell，而且tapcell的间隔是没有问题的，想问下大家导致这种错误的原因会是什么？现在没有头绪去怎么改。。。我应该怎么着手去debug？
这个是calibre报错的规则描述，报了有5处LU_4_NTAP 和三处LU_4_PTAP

这个是calibre报错的规则描述

这个是calibre报错的规则描述

下面两个图是

highlight部分

LU_4_NTAP 错误

标的地方，紫色框是tapcell红色是AA层，蓝色框里的黄色的是报错的地方highlight出来的，标出来的都非常短的一点

下面两个图是highlight标的地方，紫色框是tapcell红色是AA层，蓝色框里的黄色的是报错的地方highlight出来 ...

下面两个图是highlight标的地方，紫色框是tapcell红色是AA层，蓝色框里的黄色的是报错的地方highlight出来 ...

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小马哥爱逛

发表于 2020-5-19 09:16:17 | 显示全部楼层

既然报了35um内必须有N或P tap应该是差了一点点。你再量一下

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发表于 2021-1-22 10:36:57 | 显示全部楼层

同样遇到这个问题，我遇到的是IO部分，有人知道怎么解决吗？

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发表于 2021-1-22 10:45:51 | 显示全部楼层

smic55的老毛病了吧，之前确认没问题就直接waive了

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楼主| 发表于 2021-5-31 10:08:35 | 显示全部楼层

直接waive了,流片回来测试也没问题

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发表于 2022-5-7 16:25:54 | 显示全部楼层

求解答最后是怎么解决的

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发表于 2022-7-18 15:31:02 | 显示全部楼层

我们也遇见这个问题了，我们还遇见LU.3的问题，是不是保证NWELL接VDD，衬底接GND，就能规避闩锁效应？

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发表于 2022-7-19 14:04:53 | 显示全部楼层

s55经常这样，flat方式跑就不报，垃圾工艺

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发表于 2022-12-26 11:30:13 | 显示全部楼层

可以看下是不是Nwell没有连到Tap上的NW

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发表于 2023-4-1 17:26:21 | 显示全部楼层

同上的问题怎么解决的

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