请问用uvm_reg后门访问，比直接使用信号的绝对路径，好在哪里呢？

ccxqn

既然uvm类中可以使用绝对路径来访问信号，比如
在类中
可以先`define TOP top_tb
然后直接用`TOP.a.b.c读取相应信号的值



那么为什么还要用uvm_reg“后门访问”这么麻烦呢？
后门访问比起直接使用信号的绝对路径，好在哪里呢？

百思不得其解，恳请大家指点，谢谢！

dddddtian

同问，我感觉大家也不太喜欢用 uvm_reg

杨_帆

为了更好的使用 DPI 访问寄存器吧，我也不知道，瞎猜的。。。

诸葛小天

dpi后门访问，可以把直接路径的寄存器放进ral模型中，即可实现读写。以及一些内建sequence方便

ccxqn

谢谢楼上几位兄台！

可如果直接用`TOP.a.b.c读取信号的值，岂不是更方便吗？

dtyuzhou

这个问题有点意思啊，说一下我的看法啊。
首先要确定的是一般reg_model都是由脚本自动生成的，现在公司一般应该由这个流程，基于一个excel，txt或者cfg文件生成对于的RTL、uvm_reg_model、c header等文件。如果还要验证人员手写reg_model的话，那么reg_model的优势也就少了一大截。
如果基于上面的假设，那么就比直接使用直接路径访问寄存器有优势，至少你不用自己去提取具体的路劲，而且在seq中还能有统一的method可以调用，还可以统一修改。
还有一个问题就是，在fullchip和block级别的仿真中我们可能会为了仿真速度用define的方式在某些test中去掉一些不使用模块，那么如果使用的hier path进行访问的话，就需要根据不同的define去修改和屏蔽调用，否则编译不能通过。而如果使用的是backdoor的方式只要不运行对应的seq就不会报错（没有验证啊，我一般不用backdoor）。由于上面的这个问题我在一般大环境用例中如果能够使用uvm_hdl_force 和uvm_hdl_read我一般就不会选择直接路径引用。
实际情况中确实是直接路径引用最简单，操作非常方便。如果知识临时修改调试一下我也是挺乐意使用直接路劲引用的

ccxqn

dtyuzhou 发表于 2020-5-27 21:48
这个问题有点意思啊，说一下我的看法啊。
首先要确定的是一般reg_model都是由脚本自动生成的，现在公司一般 ...

呀，非常感谢兄台！我认真学习一下这段话~~

huaihui

考虑平台的独立性，我们一般把平台放在package里面，在package里面的组件是没法直接用rtl路径的。如果在testcase直接用rtl路径可以。