小白求助，在cenots64位Linux系统下ic5141用Verilog-a写一个带隙生成symbol报错

柠檬汁Diana

`include "constants.vams"
`include "disciplines.vams"

module bandgap(Vdd,gnd,Vbg,Temp);
inout Vdd,gnd,Vbg,Temp;
electrical Vdd,gnd,Temp;
parameter real Vbg=1.2;
analog begin
TempC=abs(Temp-27);
Vbg<+(Vbg+0.0011*(Vdd-1.5)-0.00001*TempC);
End
endmodule


报错：Error found by spectre during SpectreHDL compile.
    "/home/weidian/design/dx/veriloga/veriloga.va", line 6: "module
        bandgap(Vdd,gnd,Vbg,Temp)<<--? ;"
    "/home/weidian/design/dx/veriloga/veriloga.va", line 6: Error: "Temp" was
        previously declared as a nature access symbol.
    "/home/weidian/design/dx/veriloga/veriloga.va", line 7: "inout
        Vdd,gnd,Vbg,Temp;<<--? "
    "/home/weidian/design/dx/veriloga/veriloga.va", line 7: Error: syntax
        error
    Maximum allowable errors exceeded.  Exiting SpectreHDL compilation....


纯小白一个，求解答。

柠檬汁Diana

老尤皮

好像是因为你的变量名字Temp跟一个已经定义过的nature的名字重复了
其实你可以不把温度用这种方式传进去，直接在代码里使用$temperature就能得到仿真器使用的温度
一个示例的代码
module res1(p, n);
inout p, n;
electrical p, n;
parameter real r=1 from (0:inf);
parameter real tc=1.5m from [0:3m);
real reff;
analog begin
@(initial_step) begin
reff = r*(1+tc*$temperature);
end
I(p, n) <+ V(p, n)/reff ;
end
endmodule

老尤皮

老尤皮 发表于 2020-5-7 10:05
好像是因为你的变量名字Temp跟一个已经定义过的nature的名字重复了
其实你可以不把温度用这种方式传进去， ...

还有，你的代码里还有其他的问题，尤其是analog里面写的完全不对，建议写代码不要盲目上手，先学一学语法规范

柠檬汁Diana

老尤皮 发表于 2020-5-7 10:08
还有，你的代码里还有其他的问题，尤其是analog里面写的完全不对，建议写代码不要盲目上手，先学一学语法 ...

哦哦好的，谢谢。。