quartus 资源问题，还请大神解惑

lotfy

问题描述：
如图：明明资源上说memory占用18%，为什么还会报错说资源不够呢？这怎么解决，大神路过不吝指点下，谢谢！

student2010

你把SRAM深度拆分小一点试试

zzj0329

M144K?我用的S10也只有M20K，你可以看下altera的bram文档，看下bram如何拆分。如果实在不够也可以添加下约束语句让ram使用mlab或者寄存器搭建

lotfy

zzj0329 发表于 2020-5-8 14:00
M144K?我用的S10也只有M20K，你可以看下altera的bram文档，看下bram如何拆分。如果实在不够也可以添加下约 ...

解决了，谢谢您！现在有个问题想请教你
因为这里是例化sram资源存图像资源的，不过sram还是太小了，现在让利用板子DDR3去干这个事，altera DDR3 ip 配置直接打开了另一个知识盲区，大神这东西能提供一个思路吗？导出了太多的port？看了下器件的封装很多没有的

zzj0329

lotfy 发表于 2020-5-13 12:50
解决了，谢谢您！现在有个问题想请教你
因为这里是例化sram资源存图像资源的，不过sram还是太小了，现在 ...

你这个器件总资源显示有14Mbit的ram，你看够用不，如果使用到ddr3那得例化MIG或者HBM的ip，更复杂了

如果只是容量要求而无速度要求，建议使用jtag debug的ip，即插入source probe语句，通过jtag线quartus软件交互进行数据传输。

单笔传输数据可以通过quartus gui界面，如果数据量大则使用tcl脚本

lotfy

zzj0329 发表于 2020-5-13 14:54
你这个器件总资源显示有14Mbit的ram，你看够用不，如果使用到ddr3那得例化MIG或者HBM的ip，更复杂了

如 ...

大神，现在让使用quartus 的ddr3 controller uniphy ,现在发现问题就是:按照ip的理解，给controller输入参考时钟及复位，照理说他应该就可以工作了呢，但仿真出来他的初始化init_done信号一直拉不起来，整个都没有工作。看了示例工程，根本看不懂，他的工程和我生成的DR3 IP controller相差太多了。求救，为什么这个ip怎么这么难用 ，init_done信号一直拉不起来

ll_ago

可以试试上电200us后，再进行初始化操作，看看有没有效果。

zzj0329

lotfy 发表于 2020-6-4 15:38
大神，现在让使用quartus 的ddr3 controller uniphy ,现在发现问题就是:按照ip的理解，给controller输入 ...

quartus的ddr3没弄过，xilinx的ddr4的MIG我目前正在搭建，仿真啥的是没有问题的。IP可以生成example的工程，你仔细对比下例程trace下相关信号的波形

lotfy

zzj0329 发表于 2020-6-8 13:39
quartus的ddr3没弄过，xilinx的ddr4的MIG我目前正在搭建，仿真啥的是没有问题的。IP可以生成example的工 ...

大神，现在DDR配置好了可以进行读写了，仿真也么的问题，问题是现在怎么可以快速导出ddr3里面的数据成文本格式保存呢，之前你有回复说用TCL脚本导出数据是个什么操作方案呢，能细说下吗，谢谢，感激不尽

zzj0329

lotfy 发表于 2020-6-17 18:47
大神，现在DDR配置好了可以进行读写了，仿真也么的问题，问题是现在怎么可以快速导出ddr3里面的数据成文 ...

快速的我也不知道，我用的是慢速的啊，quartus里添加source probe的这个ip，probe指向ddr的dq信号，然后你可以通过quartus的gui手动一笔一笔的抓数据。
也可以写个tcl脚本自动保存数据。前提是jtag一直在线连接系统。
这个是通过jtag硬件实现的。当然如果你的上位机跟fpga硬件存在其它形式的接口，如eithernet，spi，uart...也可以在rtl design中添加转换协议dump到上位机来。