vcs +notimingcheck 仍有x态请问是什么原因，谢谢高手指点一二

ddxoxpp · 发表于 2020-4-28 09:42:48

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ddxoxpp · 发表于 2020-4-28 09:44:25

忘记说了，这是pr后仿真的情况，综合后仿真是没问题的。

phoenixson · 发表于 2020-4-28 11:18:17

trace一下就知道了，原因有很多

ddxoxpp · 发表于 2020-4-28 12:35:31

phoenixson 发表于 2020-4-28 11:18
trace一下就知道了，原因有很多

trace过了，是个环状结构，所以路径上的信号都是x，就不知道是什么问题了

mythbuster · 发表于 2020-4-29 10:05:44

好奇怪按理说如果FM都过了DC网表仿真可以过的话，PR的应该加了notimingcheck和nospecify也应该没问题的。把nospecify也加上试试

phoenixson · 发表于 2020-4-29 10:48:05

ddxoxpp 发表于 2020-4-28 12:35
trace过了，是个环状结构，所以路径上的信号都是x，就不知道是什么问题了
...

如果是logic loop 那就有问题了，这样肯定是不行的，你用check_timing看看吧

gaurson · 发表于 2020-4-29 18:13:18

对，我以前遇到过，如果是Loop结构，里面可能有需要加SDF时延信息才能继续走下去的逻辑，如果你不加SDF就可能有问题。综合网表就不会存在这个问题。

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