关于PLL中DIV带来的固定相位差

wuhanhan8 · 发表于 2020-4-22 17:04:38

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小弟最近在做一个PLL，如图所示，假设环路设计得非常好，稳定时，Fref与Fback之间相位差趋于0，但是由于分频器DIV有delay，导致PLL_out比理想相位超前了一个delay的时间，对吗？请问该怎么解决呢？谢谢！

jamesccp · 发表于 2020-4-22 17:26:58

加相同的dly啊

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