时钟电路设计

loveagic · 发表于 2020-4-18 16:20:35

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1.请问各位fi1和fi2是上升沿同步，下降沿有延迟，那么如何用f1时钟产生f2呢
2.对于ckc这种时钟，如何才能做到一定时间的延迟的，时间延迟大约几纳秒(最好不是buffer中间加电容这种)

zouliang1127 · 发表于 2020-4-18 19:05:41

1. You can use time amplifier, simply an OR gate fed by a couple of delayed inputs.
2. gate controlled clock with some sort of RC time circuits for the threshold of the delay you set.

loveagic · 发表于 2020-4-18 20:29:45

zouliang1127 发表于 2020-4-18 19:05
1. You can use time amplifier, simply an OR gate fed by a couple of delayed inputs.
2. gate controll ...

谢谢

[解决] 时钟电路设计

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