DC中如何报告设计中异步时钟的路径？

tangchongyue · 发表于 2020-4-16 18:07:49

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

本帖最后由 tangchongyue 于 2020-4-17 17:06 编辑

比如在设计中有两个异步时钟clk1,clk2。综合的时候已经将这两个时钟设置为两个时钟组（set_clock_groups -name asyn_group -asynchronous -group clk1 -group clk2），这样DC在综合时，这个net路径DC应该是不进行优化和care的。想看一下设计中有多少这种net，一般怎么报告出来这些net的列表呢？？

mythbuster · 发表于 2020-4-17 16:47:59

使用check_timing命令能够得到所有没有约束的port或者reg然后分析一下原因，看看不是不是由于设置异步或者是没有说设置input delay导致的

tangchongyue · 发表于 2020-4-17 17:01:01

mythbuster 发表于 2020-4-17 16:47
使用check_timing命令能够得到所有没有约束的port或者reg然后分析一下原因，看看不是不是由于设置异步或者 ...

嗯嗯，也检查过check_timing 的报告，并没有发现问题，如下图所示。我主要是想把设计中关于异步的路径给报出来检查一下。

登录/注册后可看大图

tangchongyue · 发表于 2020-4-17 17:23:20

mythbuster 发表于 2020-4-17 16:47
使用check_timing命令能够得到所有没有约束的port或者reg然后分析一下原因，看看不是不是由于设置异步或者 ...

嗯嗯，之前也想着用check_timing 和report_timing 检查，check_timing 检查的结果如下所示，没有出现没有约束到的路径。我就想吧设计中的异步的路径报告出来检查一下。

mythbuster · 发表于 2020-4-17 17:28:38

我的理解如果不是人为设置的异步，那么PT默认都是同步时钟，都会做timing check所以你想看的异步关系就是你自己设置的。如果对是不是设置异步不清楚最好和design确认一下，如果设置的没问题那还有什么担心的呢？

seulk · 发表于 2021-6-25 09:18:53

好像这里有个大神能解决这个问题：http://bbs.eetop.cn/thread-589841-2-1.html

tangchongyue · 发表于 2021-6-25 20:28:34

seulk 发表于 2021-6-25 09:18
好像这里有个大神能解决这个问题：http://bbs.eetop.cn/thread-589841-2-1.html

好的，谢谢！还是需要在PT中分析

[求助] DC中如何报告设计中异步时钟的路径？

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

站长推荐 /2