请问如何将DC生成后的网表转化为virtuoso能跑的网表？

Arthut_Adolph · 发表于 2020-4-6 16:52:19

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我用verilog写了一个加法器，让后通过DC编译后得到了门级网表，如下图所示。

现在想将它转化为virtuoso能跑的晶体管级网表，请问各位该怎么做啊？
尝试用过v2lvs但是没有成功。不知道是设置问题还是要找到一个新的方法。我的v2lvs设置如下：
输入的verilog文件为得到的门级网表。该网表是用DC的top level生成的，v2lvs的top cell就选择的是该门级网表。

SPICE library file选择的下图文件

具体也不知道选哪一个，两个都分别选了试试，发现都不行。会有Warning: No BUSDELIMITER statement

sea11038 · 发表于 2020-4-6 23:51:13

试试virtuoso菜单-file-import-verilog

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