quartus 联合modelsim 进行gate_simulation port丢失问题

lotfy

问题描述：
使用quartus联合modelsim进行仿真，rtl_simulation已通过，进行gate_simulation时，使用和rtl相同的top_testbeach，会出现error如下图：


之前在vivado上也有这种情况，是由于综合后模块层次及port可能被优化以及改名，导致rtl_simulation的tb进行gate级仿真，出现层次和port 找不到的情况。
已试了两种方法：
1. 使用 quartus 的synthesis attribute 中的(*keep *)wire/reg 可以使得信号端口不被优化，尝试后还是没有解决，但使用(*keep *)wire/reg 可以确定的在netlist 中可以find被标记的信号了，没使用之前netlist中是not find，理论上可以find 应该就不会出现这个问题了，可是还是没解决，求大神抬一手？？？？

2.不使用(*keep *)wire/reg去标记信号，修改top_testbeach，将rtl级的tb在gate级error not find的信号修改成综合后的netlist 中对应rtl层次的信号进行替换，但还是未解决，error还是如出一撤，这怎么解决呢，穷驴技穷

具体实例代码如下：
force top_tb_ov2710 a30.digital corex.pre_process.swap=1'b0; //rtl级tb
方法1：在pre_process层次下找到swap 进行（* keep *）wire swap;    未解决
方法2：在netlist中找到与之关联的信号reg00[0]  ,修改tb为force top_tb_ov2710 a30.digital corex.pre_process.reg00[0].Q=1'b0;   未解决

还尝试error描述not find “pre_process”这次层次，我打开网表如图所示

图示是由（*keep*）mark后的可以在网表中find 该信号，层次如图所示，可以看出来是有这个pre_process的层次的，还试了copy这个层次粘贴到tb中，直接会语法错误force top_tb_ov2710 a30.digital corex.pre:pre_process.swap=1'b0; 不是层次描述的问题，但问题怎么解决，还是不知道，求大神指点

gaurson

第二个办法，没有解决的原因是什么？wire很容易被综合成不可预知的东西。有时候也可能会被取反。感觉针对第二种办法再仔细确认一下会更好。

lotfy

gaurson 发表于 2020-3-26 18:46
第二个办法，没有解决的原因是什么？wire很容易被综合成不可预知的东西。有时候也可能会被取反。感觉针对第 ...

已解决，谢谢。