一个关于PLL的困惑

wjx197733

拉扎维第二版《模拟cmos集成电路设计》中有对奈奎斯特判据的讲解。其中就提到了楼主所说的情况。我记得好像是说系统里面还有一个零点的存在，所以系统不会经过（-1，0）点。
至于楼主提到的“稳定时间会更长，阻尼振荡过程会更长”，我也疑惑很长时间

acging

引用之前同样问题帖子里的回复，这个问题还是要拿到闭环来讨论，以下是原文。

这反映了用开环传递函数描述系统稳定性的局限性。因为开环传递函数有一个零点，所以可能在闭环传递函数中改变甚至抵销极点的影响。如果你发现开环的相位或幅度不是单调的，就要特别小心。举个例子：设系统的开环传递函数为H(s)=(1+1/s)*(1/s)=(1+s)/(s^2)。显然在DC附近相位为-180度。但是，因为系统有一个零点。闭环传递函数为H(s)/(1+H(s))=(S+1)/(s^2+s+1)。系统的两个极点在-0.5+j*sqrt(0.75)和-0.5-j*sqrt(0.75)。所以系统是稳定的。

yzx90333

acging 发表于 2020-3-20 10:26
引用之前同样问题帖子里的回复，这个问题还是要拿到闭环来讨论，以下是原文。

这反映了用开环传递函数描述 ...

从根轨迹看能不能得到正确的结论呢

acging

yzx90333 发表于 2020-3-20 11:02
从根轨迹看能不能得到正确的结论呢

应当是可以的，根轨迹是研究闭环系统的方法。

bagele

acging 发表于 2020-3-20 10:26
引用之前同样问题帖子里的回复，这个问题还是要拿到闭环来讨论，以下是原文。

这反映了用开环传递函数描述 ...

感谢回复。不过帖子一开始已经提到了，稳定性不是这里要讨论的问题，这里讨论的是，这种奇葩的“接近崩溃”的稳定会不会导致较长时间的重新settling的问题。希望能够从这个角度予以分析，谢谢。

acging

bagele 发表于 2020-3-21 09:01
感谢回复。不过帖子一开始已经提到了，稳定性不是这里要讨论的问题，这里讨论的是，这种奇葩的“接近崩溃 ...

之前提到了，开环有局限性，你这种接近崩溃的假设就是不存在的，不用去钻牛角尖了。
你真关心低频settling，给闭环传递函数加个激励看结果即可。
闭环是个二阶系统带一个零点，零点的位置决定damping factor即settling。

bagele

acging 发表于 2020-3-21 10:05
之前提到了，开环有局限性，你这种接近崩溃的假设就是不存在的，不用去钻牛角尖了。
你真关心低频settlin ...

OK.

tang668

我有ADC，PLL以及BGR，LDO的视频资料，有需要的滴滴我

cham

震荡？VCO一直都在震荡。主要还是看PLL会不会lose conrol, 当Reference clock 变化太快的时候，也就是看你的phase detector和filter是否反应更快。当Reference clock 变化10Hz的时候，大部分的PLL都能反应过来

yangleiqiang

零处如果有双极点，如果整个环路的增益足够小，只需要10倍以上就可以满足深度负反馈，再加上第三个极点，再单位增益带宽外，就怎么都稳定了。只是这种系统，对干扰的抑制能力若，超过一定频率的干扰就抑制不了