verilog reg输出端为什么要同时定义为wire型

大油不大油 · 发表于 2020-3-11 20:29:16

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reg输出了，为什么同时还要加上wire ,是不是多此一举，模块与模块之间不是reg类型更好吗
举例
reg[7:0] dataoutr;
always @(posedge clk or negedge rst_n) begin if(!rst_n) dataoutr <= 8'h00; else if(pos_req) dataoutr <= datain; endassign dataout = dataoutr;直接dataoutr也可以吧，为什么还要加上assign语句

dullman · 发表于 2020-3-11 23:09:32

确实没有必要，可以直接用dataoutr做输出。

kshuang · 发表于 2020-3-12 00:08:25

研究研究

jasper0608 · 发表于 2020-3-12 15:34:20

不需要＋1

yywyz · 发表于 2020-3-12 16:06:00

加了wire assign输出也不影响它模块输出是reg类型，它只是一条线而已

janlesion · 发表于 2020-3-12 21:32:41

你看到应该不是最开始的代码，估计以前它们之间有逻辑，后来改的人不想改端口那些东西，取了个巧而已！，

kka · 发表于 2020-3-13 09:17:37

這應該是coding style的問題....
每個人的寫法可能不同...
也可以直接register output

vin3ent · 发表于 2020-3-13 16:14:31

应该是coding style区分，dataoutr最后的r应该代表的是reg。
加不加这个wire对综合出来的电路没有任何影响。

ssf1994 · 发表于 2020-8-13 19:19:16

就是个人习惯吧，我也经常看见有人这样写代码，其实没啥影响

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