set_clock_latency和set_input_delay混淆了，求助这两个设置的区别

anlizan

set_clock_latency和set_input_delay混淆了，求助这两个设置的区别，分别是针对什么条件进行设置

bellona

Set_clock_latency设置时钟延迟，set_input_delay设置输入延迟。
clock_latency包含两部分，source latency和network latency。source latency是时钟源到create_clock定义的点（pin、port、net），network latency是从clock定义点到每个门电路的clock pin位置。set_cclock_latency默认是network latency，-source才是设置source latency。
input_delay是输入信号相对于clock定义点的延迟。
我也是小白，抛砖引玉吧。一本很好的关于SDC设置的书：
Constraining Designs for Synthesis and Timing Analysis: A Practical Guide to Synopsys Design Constraints (SDC)
https://b-ok.cc/book/2196349/063b0e