综合命令change_names出现的警告

1252005989

求助
我想综合一个Verilog写的模块，
使用命令change_names -hier -rules verilog后，会报如下警告
warning：the specified replacement character (_) is  conflicting with the specified allowed or restricted character
请问如何解决，是要用define_name_rules命令么？  最好能提供一下具体的解决措施。。
万分感谢各位！

puxiancheng

感觉可以忽略。就是_不能作为开头。网表里的替换，是不是不会存在这样的情况呢。

伊凡正在学习IC

puxiancheng 发表于 2020-3-4 16:42
感觉可以忽略。就是_不能作为开头。网表里的替换，是不是不会存在这样的情况呢。
...

您好，请问您图片里的pdf能发我一份吗，谢谢！

puxiancheng

伊凡正在学习IC 发表于 2020-6-5 14:19
您好，请问您图片里的pdf能发我一份吗，谢谢！

http://bbs.eetop.cn/thread-862857-1-1.html


这个文件就是
Synthesis Error Messages Version P-2019.03-SP2, June 2019

leijing

可以忽略

TenTen001

puxiancheng 发表于 2020-3-4 16:42
感觉可以忽略。就是_不能作为开头。网表里的替换，是不是不会存在这样的情况呢。
...

能透露一下这个图片是来自哪个资料吗

Lotusy

TenTen001 发表于 2023-11-14 18:53
能透露一下这个图片是来自哪个资料吗

你使用change name那个命令的工具可以查询这个错误 工具自带的文件

TenTen001

Lotusy 发表于 2023-11-17 13:52
你使用change name那个命令的工具可以查询这个错误 工具自带的文件

我找到了，谢谢