待综合模块输入时钟为外部产生的两分频时钟

1252005989 · 发表于 2020-3-3 17:12:48

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首先声明我是一个初学者。。。
我使用自底向上综合策略，对一个模块进行综合，这个模块的两个输入时钟是同一外部的分频电路产生的不同频率的时钟（是不是就是同步时钟），请问在施加时钟约束的时候应该如何设置？
请大家帮忙谢谢

briank · 发表于 2020-3-3 21:46:15

试试这种格式约束

create_clock -name fast_clock -period xxx
create_generated_clock -name slow_clock -source fast_clock -divid_by n

1252005989 · 发表于 2020-3-4 08:23:39

briank 发表于 2020-3-3 21:46
试试这种格式约束

create_clock -name fast_clock -period xxx

不好意思请问一下，create_generated_clock不是定义内部时钟的么？

[求助] 待综合模块输入时钟为外部产生的两分频时钟