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[求助] 关于增益增强型全差分折叠cascode放大器的辅助运放输出端

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发表于 2020-3-2 11:32:48 | 显示全部楼层 |阅读模式

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目前在做本科毕设,设计一个增益增强型全差分折叠共源共栅放大器,已设计出主运放和两个辅助运放,导师跟我说辅助运放接入系统里后,辅助运放的输出端要接一个MOS负载,请问这样的做的原因是什么?
另外导师说我还没有pole zero概念,建议我突击学习一下pz仿真,想请教各位有没有什么资源?


发表于 2020-3-2 13:45:14 | 显示全部楼层
1.你辅助运放怎么设计的,怎么仿真的。
2.辅助运放你可以不加负载,然后放到主运放里面仿真,看整体的gain和gbw,pm
3.辅助运放加负载,在对比一下。
再看看拉扎维关于补偿那一节,网上再查查资料
 楼主| 发表于 2020-3-2 15:05:11 | 显示全部楼层


asdsda 发表于 2020-3-2 13:45
1.你辅助运放怎么设计的,怎么仿真的。
2.辅助运放你可以不加负载,然后放到主运放里面仿真,看整体的gain ...


您好,辅助运放我用的也是全差分折叠共源共栅结构 ,分别是PMOS和NMOS作输入端,然后跑了AC和trans,不太清楚有哪些指标是需要注意的。
发表于 2021-5-22 16:34:42 | 显示全部楼层


Yuxuanfan 发表于 2020-3-2 15:05
您好,辅助运放我用的也是全差分折叠共源共栅结构 ,分别是PMOS和NMOS作输入端,然后跑了AC和trans,不太 ...


你好,可以学习一下么,最近我也在做

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