SMIC 40 标准单元库中问题

一个很酸的李子

小白最近在学建库的，就是数字标准单元库。然后很多的标准单元的要求都不是特别的清楚，我就从库里边调出一些标准单元来跟着画。现在是碰到一个问题，就是电源和地线。我看到其他的一些版图做法，电源和地线，都是在版图的顶端和低端画很长的一条带，电源线的那个带就是 N阱里边加一个P注入，然后有源区，金属1，contact。电源线的带就是有源区，N注入，金属1，contact。源端和这条带通过金属1相连。
但是我的这个库里边，是源区接一个金属1，然后有一条很宽的金属2，可能在这个图里边看得不是很清楚，接着金属1通过V1 contact连接到金属2上。我有点无法理解，按照他这个画法的话，金属线和地线应该是怎么安排啊？ 越来越困惑了，为啥这个库是把VDD接到金属2上呢？然后VNw和VNP分别接在什么sub txt和nw txt上。求各位大佬指点！感激。

一个很酸的李子

自己顶一下

秦时明月sw

按你的描述，Metal 2应该是作为Power rail 走线。VNW/VPW接到txt层上，主要是为了过LVS。深亚微米工艺里，TAPcell会按照一定的规则摆放。

omityoung

这种stdcell是不加沉底的。 大部分stdcell 为了节省面积， 都不加沉底。 到上层加tapcell。

aibbt

TAP cell connect

一个很酸的李子

秦时明月sw 发表于 2020-3-1 22:07
按你的描述，Metal 2应该是作为Power rail 走线。VNW/VPW接到txt层上，主要是为了过LVS。深亚微米工艺里，T ...

现在的一个问题就是，如果我跟着std cell这样画的话，是过不了LVS的。。因为提示是多个pmos/nmos的衬底接到一起了，但是没有接到VDD/VSS。。然后就是，我如果要提取寄生参数的话，需不需要自己把衬底画出来再提取呀。您觉得应该怎么处理这个问题呢？

一个很酸的李子

omityoung 发表于 2020-3-1 22:27
这种stdcell是不加沉底的。 大部分stdcell 为了节省面积， 都不加沉底。 到上层加tapcell。 ...

那现在如果我要设计一个std cell，我需要做DRC和LVS一致性检查，但是其实这种接法是过不了LVS的。。然后就是 寄生参数的提取，一个std cell的寄生参数提取需要加上tapcell之后再进行吗？

omityoung

可以过lvs， 需要修改lvs文件

一个很酸的李子

omityoung 发表于 2020-3-2 21:18
可以过lvs， 需要修改lvs文件

请问修改LVS文件中的哪个部分呢？

omityoung

一个很酸的李子 发表于 2020-3-2 23:06
请问修改LVS文件中的哪个部分呢？

在lvs文件里加上 virtual connect name vdd vnw， virtual connect vss vpw。 应该就可以了