[求助] 关于电路中的property设置和cdl抽取的问题

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发表于 2020-2-20 10:13:45 | 显示全部楼层 |阅读模式

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如题，designer设计电路时经常会留下一些vdc,iprobe这些仿真器件，这些器件在后端做cdl抽取时由于无法抽取这些器件，会把两端认为是开路，但实际应该是短接的。由于cdl中没有这些器件，所以lvs filter也不起作用，有没有类似nlaction=ignore或者lvsignore=true类似的选项可以在电路设计阶段就把这些问题解决掉？

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