Cadence上可以实现Verilog与Layout的转换吗？

Trafford · 发表于 2020-2-5 11:05:05

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各位大神，请问在Cadence上可以将Verilog 直接转换成Layout吗？如不可行，有其他的方式可以将Verilog的电路和 Layout的电路相连在一起？

tuohong · 发表于 2020-2-13 17:42:00

请详细描述一下你的需求，看的不太明白，从verilog到layout（gds）这本身就是数字后端设计的工作内容。

Trafford · 发表于 2020-2-14 04:37:16

tuohong 发表于 2020-2-13 17:42
请详细描述一下你的需求，看的不太明白，从verilog到layout（gds）这本身就是数字后端设计的工作内容。 ...

你好，我现在的问题是我的layout电路是从schematic生成的用的是Cadence Virtuoso，但是shematic中有一个电压源的器件无法自动生成layout。所以我在想可不可以用其它方式来生成一个电压源的layout，比如在Cadence SOC Encounter 上写一个关于电压源的Verilog code. 然后在用Place and Route这个工具将它转换成layout。然后再将Cadence SOC Encounter中Layout的文件输入到Cadence Virtuoso里面，和Virtuoso 的Layout组合到一起。想问一下这个方法可行吗？

tuohong · 发表于 2020-2-14 08:39:34

以模拟为主导的数模混合的后端流程，确实就是像你说的这样做的，方法是可行的。

Trafford · 发表于 2020-2-14 10:58:01

tuohong 发表于 2020-2-14 08:39
以模拟为主导的数模混合的后端流程，确实就是像你说的这样做的，方法是可行的。
...

好的，谢谢！

aibbt · 发表于 2020-2-18 20:05:24

virtuoso中有VDI flow，可以直接读Verilog，到gds

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