SAR ADC设计求助

bandpass

      有个MCU的项目，用到SAR ADC，12bit 3MHz采样率。 此前没有做过ADC，求助各位介绍点经典的SAR ADC资料，从架构到电路细节的那种，方便快速上手。谢谢！

quantus

入门先看随便找个硕士论文看看
MCU里的的SAR如果不带pga和lpf，大概就要用伪差分结构了，我个人推荐看
12-bit low-power fully differential switched capacitor noncalibrating successive approximation adc with 1ms/s
这个架构是很多商用mcu里采用的
如果做同步的sar，12bit 3Ms/s 时钟要做到48MHz，要用比较好的工艺，烂工艺1Ms/s都有些挑战
以上为个人粗浅看法

bandpass

   

quantus 发表于 2020-1-10 17:50
入门先看随便找个硕士论文看看
MCU里的的SAR如果不带pga和lpf，大概就要用伪差分结构了，我个人推荐看
12-b ...

会用90~110nm工艺，转换速率可以降低到1M。

nanke

   

quantus 发表于 2020-1-10 17:50
入门先看随便找个硕士论文看看
MCU里的的SAR如果不带pga和lpf，大概就要用伪差分结构了，我个人推荐看
12-b ...

这篇文章太古老了吧，老实说没看出这种结构的有啥优点，功耗面积都是现在paper的百倍。
除了时序介绍的详细外，没给出任何核心或周边电路。
电容阵列还放在参考文献里，不知道是不是靠电容面积堆到的12bit，而且2层poly，估计也没多少参考意义。

不知道为什么推荐，有什么心得可以分享的，学习一下。

quantus

   

nanke 发表于 2020-1-15 19:01
这篇文章太古老了吧，老实说没看出这种结构的有啥优点，功耗面积都是现在paper的百倍。
除了时序介绍的详 ...

1. 首先楼主问的是mcu里用的sar。因为我们量产的1msps mcu用的sar adc就是用这种伪差分结构。所以我就推荐这篇我们之前参考的jssc.2. 一般论文都是讲全差分的。但mcu里的adc很多时候都是对多通道输入的单端信号做转换。如果全差分做到片子里就要带单端到差分转化电路，lpf和pga。这几个都是不好设计的。采用伪差分结构刚好可以避免这些问题。
3. 几个大厂的mcu里面用的也都是这个结构。
4. 面积和功耗大这点我承认。不过论文提的点子和量产是两回事。要保证量产，电容一般都选得很大，当然一个mcu那么多大其实是不在乎这么点面积的。至于功耗，adc不用的时候我就把它关掉就是，功耗大一点就大一点。或许性能不是最好，但是能保证量产就够了。我水平比较一般，第一版按照这篇做，能把功能做出来我就很满足了。

nanke

   

quantus 发表于 2020-1-15 21:01
1. 首先楼主问的是mcu里用的sar。因为我们量产的1msps mcu用的sar adc就是用这种伪差分结构。所以我就推 ...

论文并没有说这是伪差分结构，只是提到使用单端时不损失性能而已。
（1）并没有省去inputbuffer，输入电容21pF，采样只占3/18 Ts，输入驱动能力不够一样要用input buffer。（2）至于全差分ADC应用成单端，不用单转差，会浪费一半FullScale，而SAR ADC输入FS本身最大能做到±VDD，浪费一半也有0-VDD，足够了。
（3）MCU面积和功耗也是竞争力。
面积做小之后，确实很多东西都会变成挑战，比如寄生电容，电容匹配。
我不看好这篇论文，它的功耗和精度用这种结构能达到已经很厉害了(几mA的电流也没说是否包含inputbuffer和reference buffer)。如果我还用这种结构却想优化面积和功耗，就会遇到很多坑。

quantus

   

nanke 发表于 2020-1-16 10:34
论文并没有说这是伪差分结构，只是提到使用单端时不损失性能而已。
（1）并没有省去inputbuffer，输入电 ...

1. 伪差分的结构和全差分是一样的，主要区别在于伪差分的一个dac是采地上的噪声。2. 建议可以看一下大厂mcu的手册，一般输入都是给单端信号摆幅在0-vdd，损失一半精度也能做到11enob
3. 1msps如果采样时间不够可以加长的，你可以找个mcu的文档来看，一般采样时间都是可以由用户选择的，比如4-32个周期可调，buffer不是必须的
4. 这篇jssc是01年发的，当时用的工艺和现在低成本mcu用的工艺是一样的，所以不能说它过时，推荐这篇文章是因为它是一篇比较好的入门参考读物，并不是说不需要对实际的电路进行优化
5. 要面积小速度快可以上异步，做矫正，不过就看自己是不是也能写代码自己搞定数字部分的综合。如果说这篇是坑，那新的paper里的坑更多。
以上为个人粗浅看法，还望高手指正。

bandpass

   

quantus 发表于 2020-1-16 12:53
1. 伪差分的结构和全差分是一样的，主要区别在于伪差分的一个dac是采地上的噪声。2. 建议可以看一下大厂m ...

      ADC的时钟频率是14MHz。 我结合大厂手册和这篇论文好好研究一下，功耗不是最重要的。如何将论文结构转化为量产IP，还有很多坑等着我，谢谢你提供的量产经验。

bandpass

   

quantus 发表于 2020-1-16 12:53
1. 伪差分的结构和全差分是一样的，主要区别在于伪差分的一个dac是采地上的噪声。2. 建议可以看一下大厂m ...

再请教一下大拿：基于你提供的JSSC资料，有以下两个问题：          （1）一般MCU中的ADC架构用分段电容还是C-R混合结构？

          （2）我查了大厂的MCU，他们的ADC都有校准功能，这片JSSC只提到了比较器纠偏，没有校准功能。请问
                  12bit的ADC，需要增加校准功能吗，是否有校准相关论文可以参考？

感谢之前的回复和讨论，受益颇多！！

istart_2002

   

quantus 发表于 2020-1-10 17:50
入门先看随便找个硕士论文看看
MCU里的的SAR如果不带pga和lpf，大概就要用伪差分结构了，我个人推荐看
12-b ...

如果做同步的sar，12bit 3Ms/s 时钟要做到48MHz
请问这个是怎么算的啊？