DC综合，时钟源加入PAD之后延迟很大

shirui11 · 发表于 2020-1-2 20:24:24

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DC综合，时钟源加入PAD之后延迟很大，删除PAD之后又恢复正常，求助该怎么约束啊。

shirui11 · 发表于 2020-1-2 20:25:29

如图

IC_ant · 发表于 2020-1-2 21:08:33

交付的时候有要求就优化一下, 没要求就留给CTS的时候做

shirui11 · 发表于 2020-1-2 21:31:26

查看了net，发现clk_i1负载很大，设置了set_ideal_net（network），set_dont_touch(network)

继续设置高扇出的选项，

high_fanout_net_threshold，这个变量是用来指出，如果net的扇出个数超过指定值，那么他就是高扇出，同时drc检查，还有延迟计算都是这个数值计算，但是时间上net上的扇出是没有变的。

high_fanout_net_pin_capacitance，结合high_fanout_net_threshold使用的，当net的扇出超过threshold，那么net上的负载等于这2个数值的乘积。

[求助] DC综合，时钟源加入PAD之后延迟很大