FPGA时序无法收敛，clock path延迟非常大

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之前一直是做ASIC前端，对FPGA不熟悉。最近接了一个项目有FPGA验证需求，设计的RTL代码在 55nm的ASIC工艺下，800M的主时钟频率可以收敛，但放到FPGA上100M都还有很大的slack。
FPGA片子是xilinx virtex ultrascale xcvu440-flga2892-1-c，工具是vivado 2016.4。整个设计只有一个时钟，时钟结构很简单，没有分频，门控，mux什么的，是直接从FPGA专用全局时钟IO捅进去的。具体的clock path信息如下图所示。设计的目标时钟频率是100M，周期10ns, 时钟从IO进来，穿过BUFG到达FF的clock端后就已经去了6.4ns，我感觉这个delay太大了，之前没有FPGA的经验，不清楚在FPGA中本身如此还是我的设计或约束哪里不对。从图上来看，BUFG后的fanout比较大（35993），是不是造成delay太大的原因？在综合选项中设置-fanout_limit好像对这个时钟线没有作用，我想在每个子模块中例化一个BUFG把时钟负载分开一下，好像也不可以，还报了个waring好像是不让加。这个设计还只占了整个FPGA资源的2%，我想要是占满的情况下，那时钟的fanout会更大，延时岂不会更恶劣？但这个系列也算是个高端片子了，不应该只有这点性能啊，肯定是我哪里弄错了，找遍了资料都没有找到讲怎和处理时钟路径延时的，完全晕了！求高人指点！

A1985

FPGA 时钟 复位走线都是定死了，各种RAm也是，asic都可以自己搞，不能等价copy，还是要优化下。。约束。sdc。

jasper0608

FPGA走線是固定的，只能接受了，我是沒想到可減少的方法。

thjan65

U can clock all incoming PAD signals before they are used.

IC.Michael

很巧，我们用的同一个片子做原型，我们跑过80M，160M，这个片子的特点是资源大，但是也有缺点，多die组合，频率跑不太高，所以我的评价是“虚胖”。建议可以贴下约束，看下是否合理。

u-527

是不是约束有啥问题？？

u-527

是不是约束有啥问题？

lovelaner

Pin assignment 不合理 导致你想输出的数据 绕了很大的延时到pin

dingliang2017

BUG的扇出不是造成DELAY过大的原因。为什么没有上BUFG呢，而是BUFCE，导致走线饶的过长DELAY增大。你可以在源代码里将时钟例化上BUFG试试。

mabin99

我们拿这个FPGA跑原型验证，收到160M都是费了九牛二虎之力的，这FPGA时序非常烂，但是面积非常大，所以在做的时候：
（1）一定要注意cell的摆放位置，时序紧路径的一定不能有跨die的情况出现，跨die的延时大到你怀疑人生；
（2）把所有的DSP单元干掉，全部用LUT搭，DSP绕来绕去非常影响时序收敛；
（3）入口处过了BUFG延时就是非常大，只能在内部想办法；
（4）把小块的memory全部干掉，都用LUT搭，memory绕线绕来绕去非常影响时序收敛；