pt时序分析求助

hurrywork · 发表于 2019-12-25 11:09:26

小弟学习pt时序分析时遇到下面问题：我利用ICC的write_verilog、write_sdc和write_sdf分别生成了网表、sdc和sdf，然后利用他们在pt中进行时序分析，但读入sdc是报错：“no net object matched 'n3844' ”; "nothing matched for nets"。我检查了sdc确实有n3844，但网表里面并没有n3844。想问各位大神这种情况应该怎么弄？是什么原因？

axxqql · 发表于 2019-12-25 11:18:44

本帖最后由 axxqql 于 2019-12-25 11:28 编辑

我不会ICC. 如果我是你，我可能认为是ICC的吐出sdc没整对，这个n3844可能是原始的sdc里线名字，实际pr后被优化掉了，或者换名字了，网表没有它了，sdf里也应该没有它了。我用innovus时候都是用原始sdc分析tempus或者PT,不需要做吐出sdc的动作。
不过。。奇怪sdc里面有net的约束。。我是好像没见过啦。。
如果这么下约束，又不设不准碰，那被优化掉没这名字了，不就发生你这种问题了么。

axxqql · 发表于 2019-12-25 11:28:24

本帖最后由 axxqql 于 2019-12-25 11:30 编辑

我瞎猜的哈

。等大神来回答

caoxg · 发表于 2019-12-26 19:56:38

本帖最后由 caoxg 于 2019-12-26 20:00 编辑

我也觉得可能是这个导出的sdc会保留最开始导入设计时的约束，所以这个net名字变了是很有可能的，你确认一下综合后的网表里有没有这个net，然后对它设了什么约束，检查一下就好，问题不大。

zhaoyt1117 · 发表于 2020-3-12 18:35:57

这种情况一般是RTL设计中一个网络有两个名字（比如使用assign命令），在综合优化后，一般只保留其中一个网络名字，就会发生sdc中找不到网络，建议查一下n3844所连网络

sinbad · 发表于 2020-3-19 11:40:37

sdc和网表不匹配吧

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