单端转差分后接栅压自举开关采样，为什么单端转差分的输出会失真（毛刺很大）？？

Sisley2017

本人设计了一个单端转差分，用的是伪差分，单独仿真输出没问题，但是接了一级自举开关后，单端转差分的输出波形却失真严重，自举开关的采样频率是10M，，这是什么原因导致的啊？？？怎么样才能改善？（备注：不考虑修改后级自举开关电路和开关的时钟。开关是用AHDL语言写的，近似理想开关，不用修改尺寸，只有导通电阻的参数可以修改）

Fig1:单端转差分电路原理图：由一个同向运放和反相运放构成

单端转差分+自举开关

Fig2:单端转差分+自举开关

Fig3:单端转差分电路的输出波形（后级接了自举开关），输出毛刺严重

Fig4:毛刺的放大清晰版（上），自举开关的CLK_10Mhz（下）

nanke

Sisley2017 发表于 2019-12-25 08:50
自己顶一下

有毛刺不是应该的吗。你的图上半部分和下半部分有啥关系。还有失真是指出现非线性？没看出来.

要减小毛刺，就减小采样开关尺寸，降低采样时钟斜率（可能降低没效果，要对比下快时钟和慢时钟哪个注入电荷和馈通更多），减小buffer高频输出阻抗

Sisley2017

自己顶一下

jiaoda

我觉得3#说的不错，就跟开局一张图，中间全靠猜，楼主既然是来问问题，放几张图就开始问，不解释下每张图意思吗？大家时间都很宝贵，你需要把自己问题描述清楚。。。

Sisley2017

nanke 发表于 2019-12-27 13:47
有毛刺不是应该的吗。你的图上半部分和下半部分有啥关系。还有失真是指出现非线性？没看出来.

要减小毛 ...

感谢回答，这几天做别的事去了，没看帖子。
但是毛刺信号的恢复时间较长，导致开关的采样的时候采到输出波形的毛刺还未完全恢复的波形
开关的频率降不了，后级已经设计好了不能修改，只考虑修改单端转差分，而且这个开关是用AHDL写的，近似理想，不是MOS管搭的电路
减小buffer高频输出阻抗是什么意思？

Sisley2017

jiaoda 发表于 2019-12-28 22:06
我觉得3#说的不错，就跟开局一张图，中间全靠猜，楼主既然是来问问题，放几张图就开始问，不解释下每张图意 ...

你说的对，谢谢提醒！我已经修改提问了

jiaoda

Sisley2017 发表于 2020-1-2 21:12
感谢回答，这几天做别的事去了，没看帖子。
但是毛刺信号的恢复时间较长，导致开关的采样的时候采到输出 ...

我来强答一波吧，我觉得楼主那个testbench有点小问题，如果有开关，毛刺一般都会出现，如果最终采到信号，那可以忽略这个问题。至于稳定时间比较长，我觉得是导通电阻太大了，跟后面电容时间常数太大。采样不应该有电容，你在开关后面加个电容，然后调节那个导通电阻值，试试能不能在规定时间稳定。至于答主回答问题，希望你减小buffer输出阻抗，第一，可以减小稳定时间，第二，就是有时钟馈通时，可以快速吸收电荷，不会引起电压波动。另外问一下，你单端转差分那两个也是理想的吗？看下输出阻抗，在工作频率范围内希望是低阻

Sisley2017

jiaoda 发表于 2020-1-2 22:21
我来强答一波吧，我觉得楼主那个testbench有点小问题，如果有开关，毛刺一般都会出现，如果最终采到信号 ...

感谢回复！
单端转差分是实际电路搭的。开关我设置的导通电阻是10Ω，算是比较小了；实际上，开关后面就是电容阵列（这是一个全差分SAR ADC的部分结构），ADC的电路参数已经定了，所以我尽量修改单端转差分；

还有一个问题单端转差分的输出阻抗是如何仿真？能否简单告知一下？

jiaoda

Sisley2017 发表于 2020-1-3 12:02
感谢回复！
单端转差分是实际电路搭的。开关我设置的导通电阻是10Ω，算是比较小了；实际上，开关后面就 ...

你计算输出阻抗怎么计算的？不就是在该点假设个AC电流，然后看该点电压吗？实际也可以这样仿真呀