关于极低温锁相环设计的可能性

老尤皮 · 发表于 2019-12-20 11:02:11

4K的温度要做出来，估计不可能，除非极端的特殊工艺
如果我没记错的话，超低温下硅很难变成N型半导体或P型半导体，掺杂估计要超高的剂量

lwjee · 发表于 2019-12-20 11:22:13

4k下是不是很多材料超导了？

victor0o0 · 发表于 2019-12-20 11:24:25

老尤皮发表于 2019-12-20 11:02
4K的温度要做出来，估计不可能，除非极端的特殊工艺
如果我没记错的话，超低温下硅很难变成N型半导体或P型 ...

本征硅在那个温度下几乎就是绝缘体了，载流子浓度太低了

stone1005 · 发表于 2019-12-20 11:54:44

victor0o0 发表于 2019-12-20 10:08
我不知道你有没有学过半导体物理。
半导体特性里面最基本的参数之一——本征载流子浓度，是正比于exp(-Eg/ ...

这个，很多年前倒是学过，不过不记得这个公式啥温度下好用。还是所有温度都好用？这个公式如果不好用的话，那温度比例也就没意义。剩下的就不知道该咋办了。是不是半导体随温度变化也有个转折点？突然就变性了？

stone1005 · 发表于 2019-12-20 11:56:42

zhy00win 发表于 2019-12-20 09:47
77K和4K mos性能有非常大差异，建议实际测试下

实测才是硬道理，其余的都算推测吧。但是感觉大概率啥都测不出来，如果就是个mosfet还行，电路有大概率不能工作了。如果需要从器件测试建模开始，那是个浩大的工程啊。

我的OK哦 · 发表于 2019-12-22 12:25:55

本帖最后由我的OK哦于 2019-12-22 13:37 编辑

远上寒杉发表于 2019-12-19 20:20
这个温度管子的特性都没法保证了，从建模开始吧。

前期测试建模已经全做完的，低温管子的库已经有了，我现在用低温库设计的VCO从仿真结果看是可以低温工作，但是我担心流片后实际芯片不能用

我的OK哦 · 发表于 2019-12-22 12:29:21

zhy00win 发表于 2019-12-20 09:47
77K和4K mos性能有非常大差异，建议实际测试下

4.2K下管子测试建模已经做完了，4.2k也是可以工作的，但是性能和常温有差异的

我的OK哦 · 发表于 2019-12-22 12:37:45

JoyShockley 发表于 2019-12-19 21:00
中科大？潘建伟教授？

不是，我是郭组的

love1226 · 发表于 2019-12-23 09:23:19

SMIC18做过一个PLL用于液氮环境，做的时候多做一些温度外延看趋势，实际情况还能用

远上寒杉 · 发表于 2019-12-23 11:23:38

我的OK哦发表于 2019-12-22 12:25
前期测试建模已经全做完的，低温管子的库已经有了，我现在用低温库设计的VCO从仿真结果看是可以低温工作， ...

如果库已经开发好了，那么可以先搭一些简单的电路验证一下。对于PLL来说，刨除noise/jitter这种performance特性，function应该还是很好保证的吧。
另外，极低温下对电路的功耗要求是不是很严格？期待你们的后续进展。

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