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[求助] 在spice in时候如何保留pin 的input/output信息

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发表于 2019-11-25 16:18:51 | 显示全部楼层 |阅读模式

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请问我用cdl做spice in 的操作, 但pin的input/output方向是混乱的。 请问如何保留这些信息

cdl里面好像是没有input/opuput信息的,但是cdl是我用verilog转换来的。
所以,1) 请问用cdl spice in时候是否可以有办法导入 input/output 信息
          2) 可以直接用verilog 做类似spice in 的操作吗
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