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[求助] synopsys的i2c控制器中ic_clk >= pclk为啥

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发表于 2019-10-29 20:05:27 | 显示全部楼层 |阅读模式

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最近在看 《DesignWare DW_apb_i2c Databook》这篇文档,
文档中介绍 i2c模块的工作时钟ic_clk freq >= pclk freq,从文档中没有发现原因是什么,
哪位大侠知道,多谢 。

原文如下:
Peripheral clock. DW_apb_i2c runs on this clock and is used to clock transfers in standard, fast, and high-speed mode. Note: ic_clk frequency must be greater than or equal to pclk frequency. The configuration parameter IC_CLK_TYPE indicates the relationship between pclk and ic_clk. It can be asynchronous (1) or identical (0). Exists: Always Synchronous To: None Registered: N/A Power Domain: SINGLE_DOMAIN Active State: N/A

微信图片_20191029200036.png
发表于 2019-10-30 09:14:19 | 显示全部楼层
應該是 asynchronous mode 時,i2c_clk是sampling clock所以需要 i2c_clk > pclk。
 楼主| 发表于 2019-10-30 10:01:45 | 显示全部楼层


jasper0608 发表于 2019-10-30 09:14
應該是 asynchronous mode 時,i2c_clk是sampling clock所以需要 i2c_clk > pclk。


谢谢,i2c_clk一直都是 i2c输出时钟的采样时钟,pclk是总线时钟,两者通过异步fifo机制做时钟隔离,但是没有明显看到i2c_clk频率一定要大于pclk的根源啊
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