FPGA的时序仿真（后仿真）真的有必要吗？

fengbohan1

huakaimanlin 发表于 2019-10-25 14:32
个人理解，如果是ASIC的话可能还有必要，纯粹FPGA开发的话，做了这么多年还没见过有人做后仿真 ...

确实，可能我做的设计都比较小。功能仿真正确，看下有没有时序违例，然后直接上板，都是这样搞得

kka

就看你是走ASIC flow還是走FPGA flow了...
ASIC flow的tool 很多..而且所用的cell 大都性能比較好....都會再做post sim check function 還有 timing ...
FPGA flow應為最後都是用所要program的FPGA廠商所提供的tool(VIVADO/Quartus ...)...而且FPGA裡的cell logic每間都不同...所以在FPGA上面大都會跳過post sim....因為FPGA  synthesis tool跟真正ASIC所能提供的功能服務還是有段差距 ....
所以會有一些不同的地方....

peiwei20116

我也没做过后仿真，一般只做rtl仿真

Lown1979

功能仿真OK + 正确的时序约束 + 时序收敛，基本上上板后不会有大问题。后面基本可能就是与硬件相关的问题了。

innovation

这个应该可以作为后仿有效性的一个很好的案例：计数器为什么会出现这种突变跳转的情况？强调这个只是后仿有效性体现的原因是：这种简单的组合逻辑的竞争冒险问题，如果不通过设计习惯在RTL设计阶段避免，而通过后仿调试，那FPGA逻辑设计没法干。

aegeus

FPGA flow：

后仿真的意义，在于能够覆盖工具优化、place & route的结果，一般在小规模的FPGA里会去做。
大规模逻辑（FPGA）后仿效率低下，一般只要求功能仿真覆盖。具备逻辑和时序的设计经验、良好的RTL coding style，能保证经过P & R后不会让工具错误“翻译”自己的RTL。逻辑是设计出来的，不是仿真或者debug出来的。

eg.华为的大规模逻辑部门，就基本不做后仿。

fengbohan1

aegeus 发表于 2021-11-9 09:32
FPGA flow：

后仿真的意义，在于能够覆盖工具优化、place & route的结果，一般在小规模的FPGA里会去做。

太真实了。FPGA flow 大概38万门，做后仿跑了5个小时都没影，直接放弃了。有那个时间我不如直接上板测试了。

yuanqidefeng

我最近写了一个简单的算法，在quartus上功能仿真和时序仿真都没问题。但是在vivado上功能仿真正常，时序仿真有问题。我仿真的方式是读入一个数据文件1，然后把计算出的数据写入一个数据文件2，把数据文件2和正确的数据文件进行对比。我也不清楚到底算法正不正确，暂时没有板子验证。