后仿真反标SDF问题

ibubapa

thanks for sharing

Kiss_Rose

亭ting 发表于 2019-10-22 17:44
报错的寄存器在.lib和verilog model，以及SDF中都是存在的
（1） SDF中
  (CELL

看起来specify block中没有REMOVAL，估计SDF中的REMOVAL TC并不会反标到hold check上。
你可以手动把REMOVAL加在specify中再试试看那？？
如果有结果的话，记得回复一下。

亭ting

Kiss_Rose 发表于 2019-12-5 10:19
看起来specify block中没有REMOVAL，估计SDF中的REMOVAL TC并不会反标到hold check上。
你可以手动把REM ...

你好，你说的我不是很理解，怎么收到把removal 手动加上啊。我在生成SDF时，尝试过把，removal 和recovery分开的，合在一起的，都尝试过，但是都没有用。我不是很理解你说的这个办法是应该怎么做的。

Kiss_Rose

亭ting 发表于 2019-12-7 09:16
你好，你说的我不是很理解，怎么收到把removal 手动加上啊。我在生成SDF时，尝试过把，removal 和recover ...

（1） SDF中
  (CELL
     (CELLTYPE "DFQRXM4RA")
     (INSTANCE inst_Core.a1.S4_0.S_0.out_reg[0])
     (DELAY
        (ABSOLUTE
          (PORT RB (::0.0))
          (PORT CK (::0.0))
          (PORT D (::0.0))
          (IOPATH RB Q () (::87068))
          (IOPATH CK Q (::169104) (::204988))
        )
     )
     (TIMINGCHECK
        (REMOVAL (posedge RB) (posedge CK) (::96023))
        (RECOVERY (posedge RB) (posedge CK) (::-37630))
        (SETUPHOLD (negedge D) (COND adacond_RB (posedge CK)) (::56220) (::17686))
        (SETUPHOLD (posedge D) (COND adacond_RB (posedge CK)) (::100124) (::-43486))
     )
  )


（2）Verilog model中
        specify
                (negedge RB => (Q+:1'b0)) = 0;
                (posedge CK => (Q+)) = 0;
                $setuphold (posedge CK &&& adacond_RB, posedge D &&& adacond_RB, 0, 0, notifier,,, delayed_CK, delayed_D);
                $setuphold (posedge CK &&& adacond_RB, negedge D &&& adacond_RB, 0, 0, notifier,,, delayed_CK, delayed_D);
                $recovery (posedge RB, posedge CK, 0, notifier);
               

$removal(posedge RB, posdge CK, 0, notifier);

                $hold (posedge CK, posedge RB, 0, notifier);
                $width (negedge RB, 0, 0, notifier);
                $width (posedge CK, 0, 0, notifier);
                $width (negedge CK, 0, 0, notifier);
        endspecify
-----------------------------------------------------------------------------------------------------------------------------------
上面黑色字体是你的回帖内容，
从（2）verilog model的内容看没有$removal(...)
我意思是你手动在specifi---endspecify中间加上$removal(posedge RB, posdge CK, 0, notifier);
这样SDF的REMOVAL Timing Check才能找到annotation 的timing check。
我是这么认为的。

Kiss_Rose

亭ting 发表于 2019-12-7 09:16
你好，你说的我不是很理解，怎么收到把removal 手动加上啊。我在生成SDF时，尝试过把，removal 和recover ...

（2）Verilog model中
        specify
                (negedge RB => (Q+:1'b0)) = 0;
                (posedge CK => (Q+)) = 0;
                $setuphold (posedge CK &&& adacond_RB, posedge D &&& adacond_RB, 0, 0, notifier,,, delayed_CK, delayed_D);
                $setuphold (posedge CK &&& adacond_RB, negedge D &&& adacond_RB, 0, 0, notifier,,, delayed_CK, delayed_D);
                $recovery (posedge RB, posedge CK, 0, notifier);
               

$removal (posedge RB, posedge CK, 0, notifier);  // add by yourself

                $hold (posedge CK, posedge RB, 0, notifier);
                $width (negedge RB, 0, 0, notifier);
                $width (posedge CK, 0, 0, notifier);
                $width (negedge CK, 0, 0, notifier);
        endspecify

宅男勿用

发帖不结贴，祝楼主生个儿子没JJ

ManToulLGL

是因为你生成的sdf版本是2.1的，dc生成.sdc文件之后，用pt去生成3.0版本的sdf，再去反标应该就可以了

ysjlew

这个问题的原因可能是在SDF文件中找不到对应的timing check或者出现了SDF文件中的误差，可能的原因如下：

1. SDF文件中的timing check名称不匹配。检查SDF文件中的timing check名称是否与Verilog模型中的名称相匹配。如果不匹配，则需要在SDF文件中更新相应的timing check名称。

2. SDF文件中可能存在误差。在某些情况下，SDF文件中可能存在误差，导致Annotate失败。您可以尝试查找是否有误差，并更正它们。

3. SDF文件中缺少相应的注释。SDF文件中注释的名称应正确对应于设计中的信号名称。如果名称不匹配，则可能会导致Annotate失败。

解决该问题的一种方法是通过检查SDF文件和Verilog模型来确保相关名称匹配。您可以使用工具来比较两个文件，并查找其中的差异。如果您仍然无法解决问题，请联系EDA厂商获取更多帮助。

ManToulLGL

好像是sdf的版本不对

zls8874

会不会是SDF文件里IOPATH那里没有posedge和negedge，而单元库里有posedge和negedge，导致的对不上呢？