纯组合逻辑综合时应该设置哪些约束

SWLIU123 · 发表于 2019-10-13 20:18:18

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如题，小白求问，纯组合逻辑综合时应该设置哪些约束，尤其是时序上，本人使用的65nm工艺

A1985 · 发表于 2019-10-14 09:17:58

virtual clk。。。。

SWLIU123 · 发表于 2019-10-14 14:20:27

A1985 发表于 2019-10-14 09:17
virtual clk。。。。

能麻烦说的清楚一点吗，除了这个输入输出约束应该怎么设置

wendb · 发表于 2019-10-28 15:35:20

同求，真的不太知道，求解

bsbs525 · 发表于 2019-11-21 12:20:24

创建virtual clk，input delay和output delay射在虚拟时钟上面；
set max/min delay
是bus线穿越的时候，set data check或者进行skew检查

以上是纯组合逻辑时候通常采用的手段，欢迎补充

bsbs525 · 发表于 2019-11-21 12:21:21

set_max/min_delay的优先级别很高，会覆盖别的约束，这条约束最好在单独的模式里

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