ADPLL解惑

hardmany · 发表于 2019-9-29 18:11:30

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如果需要设计下面这样一个ADPLL，是否可行呢？
1）输入频率40M或者80M；
2）输出320M/640M/1.28G/2.56G；
3）RMS jitter<1ps；
4）工艺用40nm或者28nm CMOS；
5）功耗控制在5mA以内；

望高手提供信息，谢谢。

gxy_831010 · 发表于 2019-10-4 20:16:03

除了3）其它可以

hardmany · 发表于 2019-10-8 10:45:22

gxy_831010 发表于 2019-10-4 20:16
除了3）其它可以

谢谢回复。
那么现在这种规格的ADPLL的jitter大概能做到多少呢？谢谢。

gxy_831010 · 发表于 2020-2-6 09:16:54

关心哪种jitter，或者应用。

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