read_ddc之后发现到模拟部分的timing和正常跑的不一致

qinqinghit · 发表于 2019-9-27 17:12:21

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不知道大家遇到没有，本来DC正常跑的timing是OK的，但是保存了DDC之后，在读取这个DDC之后报相同的路径有巨大的violation（几十ns）。看报告信息，主要在于library的 setup time竟然是负的几十ns，过程中也没有报错，什么原因呢？
由于保密原因不能晒具体的report。

kevin_zlm · 发表于 2019-9-27 17:21:03

？？？？

qinqinghit · 发表于 2019-10-23 20:20:56

自问自答，我这个case和input_driving有关系。对那些test_se之类的信号不要设置input_driving，认为是ideal的

[求助] read_ddc之后发现到模拟部分的timing和正常跑的不一致

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