calibre lvs 报错

Sun960308 · 发表于 2019-9-23 20:37:16

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本帖最后由 Sun960308 于 2019-9-23 20:42 编辑

nmos衬底和源极相接，那我想问一下，怎么表达这个东西？因为所有器件都是做在衬底上的，并且layout中只有栅源漏并没有显示衬底，那我怎么才能表达源极是和衬底相接的呢？我给nmos加了一层保护环，然后源极和保护环用金属1连起来，这样就能保证衬底和源极相连，但是问题来了，报错显示我的衬底和源极接在一起（没毛病），但是他们都接到vss去了。我的问题就是，怎么弄才能使衬底和源极接在一起，但是不接到vss？所有的保护环默认电位都是vss吗？小白一枚，求大佬指教

xxmule · 发表于 2019-9-24 15:13:31

电路截图看看，

Sun960308 · 发表于 2019-9-24 15:40:40

xxmule 发表于 2019-9-24 15:13
电路截图看看，

这是我的原理图和版图，希望能帮忙解答一下，谢谢！

xxmule · 发表于 2019-9-24 15:50:36

Sun960308 发表于 2019-9-24 15:40
这是我的原理图和版图，希望能帮忙解答一下，谢谢！

看了下，你电路上面一排的nmos管的bs接在一起了，普通CMOS管这样子有问题

Sun960308 · 发表于 2019-9-24 16:13:49

xxmule 发表于 2019-9-24 15:50
看了下，你电路上面一排的nmos管的bs接在一起了，普通CMOS管这样子有问题
...

我还尝试了一个办法是把上面那一排衬源相连的管子每一个的衬底单独画出来，然后再衬底和源相连，但是lvs最后一直报错是missing instance，我检查了好久，感觉电路的连接是没有问题的，但是仍然识别不出来我的器件，这就是您说的这种情况吗？谢谢解答

xxmule · 发表于 2019-9-24 17:03:01

Sun960308 发表于 2019-9-24 16:13
我还尝试了一个办法是把上面那一排衬源相连的管子每一个的衬底单独画出来，然后再衬底和源相连，但是lvs ...

把上面一排的nmos的b端和下面一排的b端接一起

Sun960308 · 发表于 2019-9-24 17:47:49

xxmule 发表于 2019-9-24 17:03
把上面一排的nmos的b端和下面一排的b端接一起

接在一起？相当于两排的管子在同一个衬底上？下面一排的衬底接的vss，这样的话我上面的管子的衬源和下面的管子衬都接到vss了吧。和原理图不符合呢，，谢谢解答

xxmule · 发表于 2019-9-24 18:05:34

Sun960308 发表于 2019-9-24 17:47
接在一起？相当于两排的管子在同一个衬底上？下面一排的衬底接的vss，这样的话我上面的管子的衬源和下面 ...

你的电路是谁设计的？改成我说的没问题

Sun960308 · 发表于 2019-9-24 18:24:40

本帖最后由 Sun960308 于 2019-9-24 22:30 编辑

xxmule 发表于 2019-9-24 18:05
你的电路是谁设计的？改成我说的没问题

前辈设计的一个4bitDAC。。。我负责画版图。按照您说的，上下两排管子的衬底都接了vss，错误的确少了很多！不过有一个仍然存在的问题是出现了missing injected instance错误，我检查了我的版图的连线和原理图是对应的，不知道这个错误如何解决？谢谢！
QQ图片20190924224849.png

xxmule · 发表于 2019-9-25 09:21:44

Sun960308 发表于 2019-9-24 18:24
前辈设计的一个4bitDAC。。。我负责画版图。按照您说的，上下两排管子的衬底都接了vss，错误的确少了很多 ...

电路改的截图我看看，最好和电路设计确认下（仿真一下看看有没有问题）

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