Setup time 和Hold time计算

忆左冀飞

原帖1：https://blog.csdn.net/limanjihe/article/details/78650852

原帖2：http://bbs.eetop.cn/thread-867367-1-1.html

                               
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有个著名的笔试题,这样说道：时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min，该触发器的数据输出延时为Tco。组合逻辑电 路最大延迟为 T2max,最小为T2min。假设D1在前，D2去采样D1的数据（实际就是对图2的文字描述），问，触发器D2的建立时间T3和保持时间应满足什么条 件。这里给出一个简易公式供大家死记一下：

以下两个公式确定了 D2的Tsetup和Thold：

1) D1的Tco + max数据链路延时 + D2的Tsetup < T（即T3 < T - Tco - T2max）

2) D1的Tco + min数据链路延时 > D2的Thold（即T4< Tco + T2min）

其实上面的式2)可以从T3+T4=T推出，不过要注意把1)中的T2max改为T2min即可。

总之，建立时间长了，保持时间就短了。

实际中，某条数据链路延时是一个 定值，只不过要求它落在区间{T2min，T2max}。这也是T2min和T2max的实际意义。

题及答案感觉很实用，所有就拿过来做个记录。

                               
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题1思路：hold time和setup time分析实际上就是对路径中的最短路径和最长路径进行分析，只要最短路径满足hold time,整个电路就不存在hold time问题；只要求出最长路径延迟，就可以算出整个电路的最大工作频率。电路中的三种路径如下图所示：

                               
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（1）对于第一条路径：起始于F2，终止于F2，数据路径最小延迟为：1ns+1ns+1ns+1ns=4ns，Tskew1=0,Th=1.5ns,因此该路径不存在holdtime违规；

对于第二条路径：起始于F1，终止于F2，数据路径最小延迟为：1ns+1ns+1ns = 3ns, Tskew2=-2ns,Th = 1.5ns,因此该路径不存在holdtime违规;

对于第三条路径：起始于F2，终止于F1，数据路径最小延迟为：1ns+1ns =2ns,Tskew3 = 2ns,Th = 1.5ns,由于Tskew3+Th=3.5ns>数据路径最小延迟，因此该路径存在holdtime违规。解决方法当然是增加路径3的数据最小延迟了，插入2个BUFFER就可以了。

（2）对于关键路径分析

第一条路径：数据最大延迟为：4ns+3ns+2ns+3ns = 12ns,Tskew1 = 0;

第二条路径：数据最大延迟为：4ns+2ns+3ns = 9ns,Tskew2 = -2ns;

第三条路径：数据最大延迟为：4ns+3ns = 7ns,Tskew3 = 2ns;

综上分析可知，第一条路径为关键路径。

Tmax=12ns+4ns = 16ns,

Fmin = 62.5Mhz。

思考：1. 第2条路径对应的F是多少？即Tmax跟Tskew的关系是什么？  2.输入VIN不用分析吗？ 3.fix hold time又是什么意思？感觉搞不懂了。。。

答1：看到公式Tmin=Tpd+Tco+Tdelayz+Tsetup，但是不太确定

452193160

朋友，第二问错了哟，最长的路径从vin到第二个dff才对~

蒹葭苍苍

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