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//half_clk.v:
module half_clk(reset,clk_in,clk_out)
input clk_in,reset;
output clk_out;
reg clk_out;
always @ (posedge clk_in)
begin
if (!reset) clk_out= 0;
else clk_out= ~clk_out;
end
endmodule
我编译时,出现:
verilog hdl syntax error :input <-
是我input 语句不对吗?
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