如果减少Design Compiler的综合时间？

走稳每一步

最近设计了一个运算阵列，但是DC综合一直卡着，跑几天都没有跑完。据我了解有upgroup和dont_touch的综合策略，但是用了感觉也没有什么效果。
所以，在DC里面有什么综合策略可以加快我的综合吗？
PS:阵列中很多单元都是相同的！

A1985

down-top，多核，多线程。分布式。。。。。

mandrake

多大的设计啊，要跑这么长时间？
可以试试先不加约束跑compile，再将约束加上跑 compile -incr

hychuchen

Bottom up flow, characterized submodule constraints and compile the submodule separately, top level read in the submodules and uniquify all then do the incremental compile

走稳每一步

   

mandrake 发表于 2019-8-22 22:39
多大的设计啊，要跑这么长时间？
可以试试先不加约束跑compile，再将约束加上跑 compile -incr ...

256个实例跑几周都跑不动，估计是卡着

走稳每一步

   

hychuchen 发表于 2019-8-23 08:55
Bottom up flow, characterized submodule constraints and compile the submodule separately, top level  ...

Thank you!对于bottom up, 能不能直接分开综合submodule, 然后拿综合后的子模块的网表和未综合的顶层代码，在子模块module前加（“dont_touch == true”）,然后跑最顶层的综合？
我试过这样，DC没有报错，但是感觉这样起不到效果。

走稳每一步

   

hychuchen 发表于 2019-8-23 08:55
Bottom up flow, characterized submodule constraints and compile the submodule separately, top level  ...

Thank you!
对于Bottom up的做法，能不能分开综合submodule，产生门级网表。
然后，拿综合后的submodule门级网表，以及未综合的顶层module RTL code,在综合后的submodule门级网表module关键字前加上（“dont_touch =- true”）,然后跑最顶层的综合？
我试过这样做，但是依旧很卡很慢，感觉没有起作用。

mandrake

   

走稳每一步 发表于 2019-8-23 16:01
Thank you!
对于Bottom up的做法，能不能分开综合submodule，产生门级网表。
然后，拿综合后的submodule ...

你这种方法可以，不过你用错了。1.要先综合submodule，生成网表
2. 综合top module时，remove_design将submodule 移除，这样只综合顶部的
3. 再将submodule的netlist读进去，最后将top level的写出来。

走稳每一步

   

mandrake 发表于 2019-8-23 17:35
你这种方法可以，不过你用错了。1.要先综合submodule，生成网表
2. 综合top module时，remove_design将su ...

谢谢，请问哪里有一些例子吗？
我大概弄懂怎么做，但是不知道用哪些命令。
User Guide，lab Guide什么的都看过了，都是文字简单提了一下。
找到一个给出例子的，但是要生成.db文件，但是现在DC又不支持了

mandrake

很简单的，就是remove_deisgn 和 read_verilog 两个命令，实验一下就好了。
读入verilog后，查一下current_design,list_design,remove_design 命令就好了。
生成的verilog，通过另外一个script用read_verilog将所有的verilog读进去就可以了。