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[求助] ASIC数字工程师 求助FPGA学习参考资料

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发表于 2019-8-17 11:18:56 | 显示全部楼层 |阅读模式

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求助了,求助了
最近的项目,需要做fpga,我之前一直没有做过,
现在RTL代码都写好了,基本功能验证也OK了,如何把RTL烧到fpga芯片中?
可以看什么资料学习下,快速上手?

我目前解的FPGA概念:
我要把RTL里面模拟模块删除,或者说,用FPGA芯片中的硬件资源来替代
然后,用综合工具synplify来综合生成bit?文件,这个过程中的输入,输出各是什么?
应该也是需要sdc?design constraint的文件?
最后,bit文件烧入fpga芯片,用的工具?大概过程?

打算用的fpga芯片是Xilinx V6,是不是需要学习fpga芯片有什么硬件资源?
各位大侠,推荐个学习资料,让我可以快速上手!谢谢!

 楼主| 发表于 2019-8-17 11:20:22 | 显示全部楼层
自己顶~~~
 楼主| 发表于 2019-8-21 19:42:11 | 显示全部楼层
还没有回复啊。。。
发表于 2019-8-24 08:48:06 | 显示全部楼层
帮顶
发表于 2019-8-25 09:31:15 | 显示全部楼层
FPGA tool could use Xilinx or Altera.

in Xilinx flow. you could use ISE or VIVADO tool to synthesis RTL than dump bit file  than could program it into FPGA bord
发表于 2019-8-31 17:09:07 | 显示全部楼层
你应该安装一个ISE软件吧,然后了解一下如何使用ISE即可
发表于 2019-9-11 17:58:58 | 显示全部楼层
赛灵思官网上有详细的器件文档和使用手册,https://china.xilinx.com/about/blogs.html
发表于 2019-9-14 09:09:08 来自手机 | 显示全部楼层
只要有标准的中间格式的文件就行了
发表于 2019-9-14 09:10:07 来自手机 | 显示全部楼层
你可以做成EDIF或者DCP文件
发表于 2019-9-15 13:34:35 来自手机 | 显示全部楼层
v6直接用ise即可,没必要syplify导入edif格式的网表。vivado不支持v6器件的,建议还是用vivado吧,比ise好用一万倍。需要类似sdf的约束文件,主要是timing,io方面的约束。下载纯傻瓜式的,无需担心,楼主如果自己稍微自己看下文档也就没必要在这里提问了
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