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查看: 1593|回复: 1

[求助] 用vcvs做delay单元导致个别周期上升下降时间变大

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发表于 2019-8-11 09:19:25 | 显示全部楼层 |阅读模式

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大家好,
通过设置delay time可以将vcvs用做delay单元,我的testbench如下图所示,在有些周期delay是正确的,但有些周期上升下降时间过大,不知道是什么原因导致的
我尝试过用analoglib 中的delayline,第一个delay输入和最后一个delay输出都有接50欧姆电阻,但是会出现类似的问题,不同的是用经过delayline之后在一些周期上升时间不变,下降时间便慢
6136.testbench.jpg-320x240.jpg vsource.jpg-320x240.jpg sim1.jpg-320x240.jpg sim2.jpg-320x240.jpg
发表于 2024-8-1 13:25:14 | 显示全部楼层
兄弟,你后来解决了吗
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