求助clock约束如何定义

小水小树 · 发表于 2019-8-5 14:33:01

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A、B两个模块，同步设计，一个时钟，有data path。B单独工作目标频率是10MHz，
A、B同时工作的目标频率是5MHz，
A不会单独工作。
那么clock该如何create呢？
谢谢！

小水小树 · 发表于 2019-8-5 14:45:14

自己顶一下！！！！！！！！！

SuperJourney · 发表于 2019-8-5 15:16:59

帮顶

snq31418 · 发表于 2019-8-5 16:08:19

如果粗暴一点，直接设置一个10Mhz的时钟，clk_10mhz。

你可以这样。
1. 在clock port设置两个时钟，clk_5mhz和clk_10mhz。set_clock_group设置两个时钟是physical exclusive
2. 把A从clk_10mhz中去掉。例如，设置false_path

小水小树 · 发表于 2019-8-5 16:35:32

snq31418 发表于 2019-8-5 16:08
如果粗暴一点，直接设置一个10Mhz的时钟，clk_10mhz。

你可以这样。

谢谢！原来就是粗暴的都设10M。

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