DC综合时遇到unconstraint的问题

Felix_ZYF

各位大侠，遇到一个问题如下：
CLK_IN经过一个2分频得到CLK_DIV2
create_clock CLK_IN
create_generate_clock CLK_DIV2
set_clock_groups {CLK_IN, CLK_DIV2}

有一个reg从CLK_IN domain DFF1/Q输出，传入CLK_DIV2 domain DFF2/D


但是在DC综合完后，想看 DFF1/CK -> DFF2/Q 这条path的timing：
report_timing -from CLK_IN -to CLK_DIV2时，结果是no path
report_timing -to [get_pins DFF2/Q]，结果只有从DFF2/CK到DFF2/Q的timing，而且还报了path is unconstraint

请教是否DC没有对 DFF1/CK -> DFF2/Q 这条path做timing约束呢？
如何才能做正确约束？