SOC_Encounter后做LVS source的port名字被改

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   本人近期在设计过程中遇到了一个一直没能解决的问题，希望得到大家帮助。。
  背景如下：
  设计流程为经过Design Copmiler后生成了对应_struct.v的verilog文件以及.sdc文件。导入SOC_Encounter（版本为8.1）进行布局布线生成了相应版图。该数字模块是辅助模拟的Encounter，没有放置pad，利用encounter导出了.v的verilog文件以及.def文件。将两者导入virtuoso最终生成对应的layout以及schematic。
  问题现象：
  对该layout贴上VDD!,VSS!以及对应label后进行LVS，发现layout的port time_mea_buf<0:895>（自定义端口）在对应source中被改成了_LoNgNeTnAmE0<895:0>。以至于LVS没有通过。在schematic以及symbol视图看到的port依旧是time_mea_buf<0:895>，只是LVS的时候对schematic抽取的网表这些port为_LoNgNeTnAmE0，不知道老师是否见到过类似问题？
  _LoNgNeTnAmE0,名字太长？