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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端讨论区 › APR後 simulation出現time violation
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查看: 1191|回复: 0

[求助] APR後 simulation出現time violation

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paul09253336
发表于 2019-7-2 22:19:04 | 显示全部楼层 |阅读模式

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如題，目前晶片部分使用Innovus進行APR
所有地方的hold/setup time 的slack都是正值
因此產生netlist，然後用testbench進行測試
問題出現這裡，我在進行APR時所訂的clk為6ns
然後testbench中，將clk設定為 #3 clk=~clk
但目前使用ncverilog後卻出現了hold time violation
底下是報錯圖
想請問這是正常的嗎?
又應該如何解決呢?
謝謝







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