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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC验证 › IC验证资料 › Gvim中配置Systemverilog和UVM语法高亮
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楼主: Amaranwell

[解决] Gvim中配置Systemverilog和UVM语法高亮

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发表于 2021-9-10 16:42:48 | 显示全部楼层
我还是没有成功
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发表于 2021-9-14 12:06:58 | 显示全部楼层
感谢分享。
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bysg312
发表于 2021-12-8 09:13:47 | 显示全部楼层
不好用
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发表于 2021-12-9 11:57:50 | 显示全部楼层
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发表于 2023-4-20 09:26:21 | 显示全部楼层
感谢分享
畅销就业培训课《芯片验证从入门到精通》推荐就业，赢取高薪！
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发表于 2023-4-21 09:12:20 | 显示全部楼层
感謝分享 3Q
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发表于 2023-5-15 10:08:18 | 显示全部楼层
谢谢分享
畅销就业培训课《芯片验证从入门到精通》推荐就业，赢取高薪！
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发表于 2023-5-26 14:40:24 | 显示全部楼层
感谢，非常有用
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发表于 2023-6-26 14:34:06 | 显示全部楼层
谢谢分享
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发表于 2023-6-26 16:08:27 | 显示全部楼层


   
navie 发表于 2019-8-30 13:46
这个只有 sv没有uvm


uvm就是sv语法
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