xilinx FPGA时序收敛一定代表着功能正确吗？

fkl523 · 发表于 2019-6-4 17:26:31

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请教大家，现在用virtex6做一个含有600Mbps的lvds接口的逻辑，
CDR部分是工作在600M的，写完代码后通过优化已经将ISE报告的timing保持收敛了，
如果报告时序收敛的话，一定是功能正常吗？
因为准备着手画板子了，600M的逻辑如果V6可以的话，不想用V7了，

因为没有刻意注意过FPGA的时序问题，所以这方面经验不足，请前辈们分享一下这方面的经验吧~万分感激~

zzj0329 · 发表于 2019-6-4 20:03:01

v6性能有点差，我们用的K7，跑300-400M，slack -0.7ns左右都能正常跑。

fascinate_lyd98 · 发表于 2019-6-5 09:20:49

asic_service · 发表于 2019-6-5 11:43:47

FPGA的IO接口，尤其是高速的LVDS/GTX等，基本都需要调试的。

hyperpicc · 发表于 2019-6-5 13:41:52

1. 功能在RTL確定正確, 再來考慮時序收斂
2. 要考量板子上的時序評估正不正確, 尤其是這種高速的線路, 板子上的時序必須要考慮

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