synplify_premier综合卡在premap阶段

IC.Michael · 发表于 2019-5-24 12:11:29

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【1】目前项目工程比较大，FPGA资源有限无法全部塞下，因此考虑多个裁剪版本，每个版本裁剪的模块不同，通过把clk和rst接0的方式来裁剪，让工具去优化，之前都未出现过综合卡在premap的问题。这两天，更新代码后，工程在综合时，synplify_premier综合卡在premap阶段，也没有别的log没有error，一直卡着，不知道为什么。
【2】我做了几个尝试，从底层开始，依次作为顶层去综合，终于发现了某个层级的module会导致synplify_premier一直卡在premap阶段。后来更改了一下裁剪方式，直接把该模块通过宏隔开，模块所有output接死，类似pready等信号给1，其他均给0，综合时，终于不再卡在premap阶段了。
【3】我认为，就算代码有错误或者做空方式不对，至多综合报错或者逻辑不对或者时序恶劣，而不应该导致工具卡死在某个阶段吧？不知道大伙有没有遇到过这种奇怪的问题。

IC.Michael · 发表于 2019-5-25 12:03:48

问题定位了，前端交付代码在该模块存在组合逻辑环，输入输出接一起了，奇怪综合工具为啥不报错，一直卡在premap。

qiu090909 · 发表于 2019-5-27 16:03:47

神奇的BUG，学到了

IC.Michael · 发表于 2019-5-28 19:35:35

看到一个神奇的网址，MARK下，对于初学者应该不错的。HDLBits — Verilog Practice

qiu090909 · 发表于 2019-6-13 09:50:11

感谢分享经验

fengbohan1 · 发表于 2022-11-17 12:03:13

感谢分享经验，学到了。不过这种没有error 也应该有warning 吧

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